免费论文：视频源代码板中高速总线的互连安排

跟着视频源代码体例中数据率的连接普及，单元功夫内须要传输和保存的数据量急遽减少，高速总线的采用和安排对体例本能有着要害的感化。在高速视频源代码板的硬件安排中，不只要采用本能高、资源充分的芯片，更须要采用符合的高速总线将各个功效模块贯穿起来，以普及所有视频源代码板的处置本领。所以，目视频源代码体例中高速总线互连本领的接洽具备要害的运用价格和实际意旨。正文在领会了课题需要以及已有本领的普通上，沿用SRIO（Serial RapidIO）总线来实行视频源代码板中FPGA与DSP以及DSP与DSP之间的高速互连，运用DDR3总线实行DSP与外部保存器之间的高速互连。正文的重要处事囊括以次三个上面：（1）实行了SRIO高速总线的通路安排及其旗号完备性仿真。一上面，按照SRIO总线的典型实行了高速总线的通路安排；另一上面，对SRIO总线举行了旗号完备性前仿真和后仿真。前仿真决定了有理的传输线参数：在满意传输线阻抗前提下，树立差分线间距为8mil，差分对最小间距为10mil，过孔数目不多于3个（囊括BGA扇出）；后仿真截止考证了SRIO总线的PCB布线满意旗号完备性诉求。（2）实行了鉴于IP核的SRIO高速总线的通讯。对SRIO总线和议举行了精细的领会，在Xilinx ISE天生的IP核普通上实行了SRIO总线和议的FPGA步调安排，并经过功效仿真与自回环尝试，考证了SRIO总线在单通道速度为1.25Gbps下通讯的精确性。（3）实行了DDR3高速总线的通路安排及其旗号完备性仿真与时序领会。视频源代码板中每片DSP与4片DDR3沿用Fly-By拓扑构造举行互连。经过旗号完备性前仿真，决定DDR3的片上结尾电阻最优值为60Ω，并证领会Fly-By拓扑构造的出色性；经过时序领会与仿真，保证DDR3在写操纵常常序的精确性；后仿真考证了DDR3旗号满意旗号完备性诉求。正文经过对高速总线的旗号完备性仿真与领会，为视频源代码板中高速总线的安排供给了引导；经过SRIO高速总线和议的FPGA步调安排，为视频源代码板中高速总线的运用供给了软硬件普通。

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