论文摘要：I2C模块的SV验证平台的设计与实现

随着集成电路设计规模的不断增长和实际复杂度的不断提高，集成电路的验证工作变得越来越苦难。虽然传统的验证方法金立保持技术更新以适应设计尺寸以及复杂度的增加，但验证一眼是当今继承电路设计中面临的重大挑战。硬件描述语言用于寄存器传输级的设计，而验证语言需要更加抽象的性能，这样就造成了硬件描述语言与硬件验证语言的分项发展，从而使整个设计与验证过程变得复杂。验证工作面临的挑战，在极大程度上促进了验证技术的发展。为了弥补设计与验证之间的鸿沟，验证工程师不断地提出以下高级验证方法和技术，使其提高验证工作的效率。

本文将验证方法学的分层次验证引入到I2C模块的验证中，创建i2c模块的systemverilog验证平台。测试用例的可约束随机，使得我们的测试用例生成更加简单方便，而且降低了出错的可能性。数据检测的自动化，自动检查发送的数据是否正确。分层次验证环境的搭建，平台部分更换更加方便简单。这几点使得验证覆盖率达到100%更加容易。

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