免费论文摘要：AES加密算法的芯片安排与实行

美国国度规范与本领接洽所（NIST）于2001年正式颁布高档加密规范（AES），用来代替DES。动作DES的接受者，AES自从被接收为规范之日起就仍旧被产业界、钱庄业和行政部分动作究竟上的暗号规范。而跟着搜集传输速率提高为Gbits数目级，技术界对算法的实行速率的诉求也越来越高，鉴于软硬件的暗号算法便显得本能不及，须要沿用硬件加密办法，来缩小其要害算法元件的运转所用功夫。其余，用硬件实行加密算法而且封装到芯片中，由于她们不易被外部报复者读取或变动，会有较高的物理安定性。所以，鉴于硬件的暗号算法就遭到了技术界的一致关心。正文对准AES算法在硬件通路上的需要，安排出一款完备的适合规范AES加密算法的专用集成通路芯片（ASIC）实行计划，沿用新加坡特准半半导体厂0.35um工艺半定制办法创造，过程完备的芯片实行过程安排，最后经过考证，托付芯片厂流片。正文对于ASIC芯片的规格需要举行了领会，拟订出芯片款式，并在此普通上经过深刻进修AES算法，举行了AES体例实行的框架结构，进而实行体例源码的编写，并对准芯片安排归纳东西举行了代码优化，普及了芯片本能。为了考证可行性，在编写代码后运用Xilinx的ML507开拓板举行了FPGA板级调节和测试。正文实行的AES芯片，沿用128比特明文、密钥分批形式，里面集成加、解密功效，可由遏制管脚采用处事形式。输出带宽64位，输入带宽32位，处事频次可达100MHz，加解密数据含糊率可达1.042Gbits/s，芯部分积3.5mm*3.5mm。

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