摘要：双系统兼容导航接收机基带芯片可测试性设计的研究与实现

本课题来自中国航天科工集团公司与北京航空航天大学联合承担的“双系统兼容接收机IC芯片组的开发及产业化”项目，即GPS和BD双系统双系统双系统兼容导航接收机基带处理ASIC芯片可进行测试设计的研究和实施。 Design-for-Testability是指在设计阶段就考虑到测试问题，利用可测试性分析来检查设计质量并指导设计改进，降低测试难度，提高芯片故障覆盖率，降低芯片逃逸率。 .本文从专用集成电路（ASIC）可测试性设计的基本概念和原理出发，详细介绍了数字逻辑单元和嵌入式存储器的常见故障模型，深入研究了扫描插入和存储器内置自测试 (MBIST) DFT 方法。分析了嵌入式存储器常用的测试算法及其故障覆盖能力，重点研究了嵌入式存储器确定性测试算法March算法。本文将扫描链插入的可测试性技术综合应用于接收机基带处理芯片的后端设计，并在设计中采用多种有效的可测试性设计策略，对各种可测试性违规行为进行相应的处理。时钟域、影子逻辑等未测问题提高了芯片的故障覆盖率，最终达到项目设计指标要求。比较讨论了几种常见的March算法，分析讨论了它们的遍历方法和覆盖的故障类型。本文提出了一种基于March C-的故障检测与定位改进测试算法，并给出了基于有限状态机的电路设计与实现。从软件仿真中可以看出，该算法可以检测出注入故障，并能准确判断故障类型和故障地址。实验结果表明，本文提出的改进算法覆盖了更多的故障类型，增强了故障诊断能力。分解的能力，从而验证算法的有效性。

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