免费论文摘要：鉴于XILINX FSL 总线的AES 加解密协处置器的安排与实行

跟着计划机和搜集本领的兴盛和电子商务的普遍，数据加密本领在很多范围中获得了普遍的运用。同声也激动了加密算法的演进和兴盛，安定性连接提高。暂时，在传输洪量敏锐数据的场所，常常会运用那种对称加密算法对数据举行加密操纵。这种对称加密算法中的佼佼者即是AES——高档加密规范。本质体例中，在举行聚集数据加解密操纵时，即使运用通用CPU举行软硬件处置，常常会力所不及。而即使运用专用硬件举行加解密操纵，不妨赢得很高的本能，但又不够精巧。怎样不妨将软硬件的精巧性与硬件的本能有机贯串起来，是一个犯得着接洽的课题。本课题以AES的实行为后台，运用XILINX公司的FPGA平台，经过FSL总线给FPGA中的软核处置器——Microblaze减少AES加解密协处置器，用专用训令举行操纵，进而普及加解密操纵速率。在本课题中，在XILINX XC5VLX50 FPGA上辨别运用单处置器软硬件演算办法，单处置器+协处置器办法和双处置器+协处置器办法实行了AES加解密操纵。在125Mhz处置器主频的沟通树立下，这三种实行办法所到达的平衡本能辨别为1Mbps，700Mbps和1160Mbps。个中协处置器局部运用折叠式构造实行了AES数据流的全硬件加解密和全硬件密钥扩充操纵，并不妨实行密钥重摆设、接口数据宽窄变换、流遏制等处事。在运用协处置器时，加解密操纵的数据推迟仅为13个时钟周期。这一截止充溢表露了AES加解密协处置器给Microblaze这一通用CPU在AES数据加解密操纵时带来的宏大本能提高。2～3个数目级的本能提高使得本能对立较弱的FPGA软核处置器有了草率大流量数据加密的本领，而且不妨同声缩小软硬件数据加解密步调带来的特殊外存耗费。如许，很多本来须要运用高本能，高本钱的专用嵌入式处置器才不妨实行的处事，不妨十足集成到一片FPGA中，在FPGA的SOC平台中实行，贬低体例的实行本钱。

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