免费论文摘要：鉴于高速ADC、DAC和FPGA的通讯归纳尝试仪普通平台的安排与研制

任何电子摆设（如雷达、莫大表等），在加入运用前都须要过程庄重的尝试步骤。跟着尝试目的的百般化，相映地须要更多的尝试摆设，这使得尝试本钱及尝试搀杂度居高不下。通讯归纳尝试仪是在这种后台下提出的，它是将通讯常用的尝试仪器（如大肆波形爆发器、示波器等）的通路模块举行索取、调整，并在同一硬件平台上实行。本质尝试时，可经过通路编制程序，建立、摆设出所须要的尝试仪器的功效。这实行了通路模块的复用，最大水平地共享体例资源，减小了尝试本钱。 正文的重要接洽实质是安排并实行鉴于软硬件无线电（SDR，Software Definition Radio）构造的通讯归纳尝试仪普通平台，它的重要构成包括：用来实行大肆波形爆发器所须要的高速DAC体例，用来窄带幅-贯串机及宽带数字化丈量接受机所须要的高速ADC体例，鉴于FPGA阵列的旗号处置平台及大含量高速数据保存体例，以及同上位机交互所须要的高速以太网数据传输通道等。正文还接洽并安排了低颤动时钟通路及高速宽带旗号配合通路，以实行高速ADC/DAC体例的本能。正文对普通平台中的各子体例逐个举行计划（囊括计划论据，通路安排、实行等），并实行了各子体例的PCB板图绘制及硬件尝试。 普通平台的安排和软硬件尝试处事仍旧成功实行：由一片Cyclon-III型FPGA处置两片Stratix-II型FPGA共同处事的、宏大的旗号与数据处置引擎，扶助由多处置器分担与融合遏制的散布式数据处置构造，扶助可精巧拉拢、多种摆设的子体例；高速ADC子体例、DAC子体例及高速DDS子体例的动静本能目标杰出（16位ADC子体例的SNR优于76dBFS、SFDR优于80dBc，14位DAC子体例的SFDR优于73dBc，DDS子体例的10位DAC的SFDR优于65dBc）；穿插存取SRAM子体例可供给最高400MSPS的数据流；高速以太网数据传输子体例可实行同PC机的数据交互，各子体例的实行目标均已到达体例安排诉求。

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