免费论文摘要：及时并行处置体例中的芯片互连本领接洽

  跟着大范围集成通路本领的连接兴盛以及并行处置本领的普遍运用，在及时数字旗号处置体例中，计划本领已不复是短板，而处置器芯片之间的互连本领变成了新的瓶颈。  保守的芯片间互连普遍沿用并行总线，而跟着数字旗号处置体例对及时性诉求越来越高，芯片间数据传输速度越来越快，并行总线的兴盛已面对窘境。更高的传输速度使得并行总线必需普及时钟速度并减少数据位宽，这将带来重要的串扰题目，并会减少体例本钱。比拟于并行总线，运用了差分本领和自同步安排的高速串行输出/输入（Input/Output, I/O）在高速洪量数据交互上面具有着鲜明上风。  暂时，高本能的当场可编制程序门阵列（Field Programmable Gate Array, FPGA）和数字旗号处置器（Digital Signal Processor, DSP）芯片中已集成了高速串行I/O模块，处置器芯片之间不妨简单地举行高速串行互连，灵验地处置数字旗号处置体例内的互连瓶颈题目，进而普及体例的完全本能。  正文在一个及时并行处置体例中安排并实行了高速串行互连。开始，正文安排了并行体例中多芯片互连的拓扑构造和互连办法。之后对印制通路板（Printed Circuit Board, PCB）高速串行互连线举行了旗号完备性领会，并安排了对于实行高速串行互连具备要害意旨的电源计划和时钟计划。  实行了串行高速输出输入（Serial Rapid Input Output, SRIO）和赶快外设元件互连（Peripheral Component Interconnect Express, PCIe）两种典范的高速串行通讯和议。实行了鉴于ModelSim的SRIO和PCIe通讯进程仿真，比拟了PCIe的可编制程序IO（Programmable IO, PIO）传输办法和径直外存存取（Direct Memeory Access, DMA）传输办法。在硬件体例中，实行了FPGA和DSP之间的SRIO和PCIe通讯。  结果，在及时并行旗号处置体例中运用了SRIO和PCIe高速串行互连和议，实行了洪量数据的高速传输，保护了数据的清流性和处置的及时性。在双通道，5Gbps的情景下，SRIO含糊量为7Gbps，功效为87.57%，PCIe含糊量为5.2Gbps，功效为64.99%。

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