免费论文：一种1.8V，3位全并行模数变换器核的安排

AD变换器是新颖通讯、雷达、声纳以及稠密耗费电子产物中的要害器件。动作模仿与数字通路的接口通路的要害，高本能的模数变换器对安排体例的实行至关要害，而现在科学本领的兴盛对AD变换器本能，更加是速率上的诉求越来越高，以至变成确定摆设本能的要害成分。 正文对现今的百般高速的模数变换器的构造举行了领会，并采用了全并行构造（Flash）模数变换器动作安排课题的接洽目标，舆论从道理动手，体例领会了全并行构造的模数变换器的功效与个性，按照功效分别各个子模块并辨别就各个子模块给予接洽，在全并行模数变换表面的接洽普通上发端本质通路的安排。高速模数变换集成通路安排对通路模块的失调电压、带宽等本能有很高的诉求，所以正文对准各个模块的安排辨别举行了简直领会和优化，安排出高速动静比拟器和相映的纠错通路。 正文运用高速动静比拟器安排了一个3比特的高速低功耗全并行ADC核，该ADC核不妨运用到分级型和清流线型构造的ADC中实行更高的变换位数。该3比特ADC核沿用了ROM构造代替3/8译码通路，处置了高速ADC的源代码通路题目。沿用SMIC的0.18CMOS工艺模子，用Cadence软硬件举行仿真，该3比特ADC速率高达100Msps。

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