免费论文：JPEG解码系统验证平台的设计与实现

芯片安排的搀杂度和时钟频次的普及，为芯片的安排和考证提出了新的挑拨，这新的艰巨诉求工程师们必需探求新的本领，而不是只是依附减少处事量来处置。考证动作占所有开拓过程70%处事量的局部，他的矫正对所有工程的感化是不行忽略的，运用适合的考证本领不只不妨普及考证的精确率还不妨普及考证的功效。对于日益急迫的开拓周期而言这段功夫减少是至关要害的。IEEE-Std 1800-2005 System-Verilog的提出，为技术界面临此刻的挑拨带来了一个完备的，一致化的谈话处置计划。考证工程师运用SystemVerilog中供给的个性来编写考证平台，运用更为进步的本领搭建更为高效的考证情况。运用带牵制的随机鼓励，功效掩盖率启动的尝试平台，使得不妨用对立少的考证代码，到达最大控制地重用和更高的考证率，适合芯片的范围和搀杂度诉求，而且运用SystemVerilog供给的那些个性编写的尝试平台，不妨极大控制的普及初次流片的胜利率。正文从JPEG解码体例的特性动身，运用SystemVerilog谈话动作考证谈话的上风，贯串现在较为时髦的考证思维——功效考证思维，所安排和实行的考证平台波及了JPEG解码体例考证的各个阶段，它是一整套对准芯片考证的体制构造，运用工作流的建立模型本领，经过将受牵制随机鼓励注入待测安排和高档谈话编写的比较模子，经过自检验和测定体制实行安排截止和比对模子截止的机动比对；并贯串预言，提出和安排实行了符合对时序诉求庄重，实行算法功效搀杂的体例尝试的考证平台。

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