免费论文摘要：鉴于FPGA的IIC总线遏制器安排与考证

正文重要领会了集成通路安排产业界中IIC接口遏制器模块安排运用的近况，比较国表里合流公司的安排需要，举行了有对准性的需要领会，阐明了一种功效完备，完备高可扩充性，通路可归纳并实行的安排本领，并对所有遏制器举行了安排和仿真， 结果精细说领会运用可编制程序论理器件FPGA考证本计划的道理及过程。IIC总线以其接口大略、运用精巧等超过便宜在数字体例中赢得了普遍的运用。更加在嵌入式体例中，IIC总线被一致用来贯穿CPU/MCU和外层器件。IIC总线典型过程十几年的试验，兴盛了多层规范，赢得了普遍运用。本安排运用VerilogHDL硬件谈话举行安排，沿用扶助赶快速度、扶助7位地方、扶助主从、扶助评断形式的规范，安排出的遏制模块可运用在嵌入式体例中，给中心遏制器供给一个操纵IIC器件的简略平台，经过对外设举行遏制，以填补CPU/MCU功效的不及。简直的安排的进程囊括：对模块举行旗号设置，时序筹备，子模块分别，RTL代码编写，FPGA体例考证。过程归纳考证给出在嵌入式体例安排中的实行和仿真截止，以考证可归纳的RTL代码完备有效性。结果对过程考证的模块举行体例集成后最后在可编制程序论理器件长进行了实行。同声贯串本人的本质体味，对准可编制程序论理器件的选型给出了需要的阐明。

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