论文摘要：基于泰勒展开的双位除法器仿真设计与实现

随着社会现代化水平的提高，微处理器的设计和制造具有越来越广泛的应用前景。但是，由于主频不断提高和电路不断密集化带来的问题，微处理器性能的进一步提升将不得不依赖微处理器内部结构的优化设计。 ALU算术逻辑单元是CPU微处理器的核心部件之一。 ALU 中除法器的优化被忽略了。如今，除法器速度慢的问题已经成为ALU整体运算速度的瓶颈之一，影响着微处理器的整体运算性能。本文首先根据分频器架构的研究现状和发展趋势介绍了两种新的高效分频器算法，阐述了它们的结构特点和优势，并指出了这两种算法设计所面临的问题。然后，讨论了本文介绍的基于泰勒的双位除法器的设计与实现，给出了该设计中使用的算法、流水线技术以及线程资源管理与调度。本设计采用Verilog HDL硬件编程语言编写代码，通过对所设计模块的仿真验证除法器的运算能力和运算精度，并对测试结果进行分析。最后对所设计的模块进行综合、布局布线，通过硬接线逻辑在FPGA上实现可运行除法器功能，并在FPGA上进一步运行测试程序，在线观察数码管显示结果FPGA开发板手动按下按钮。结果，完成了实际的功能验证。

来源：半壳优胜育转载请保留出处和链接！

本文链接：http://87cpy.com/204962.html