论文摘要：SRAM型FPGA抗单粒子翻转容错技术研究

SRAM型FPGA（SRAM-based FPGA）因为具有信息密度大，性能高，开发成本低，可重复编程等特性，受到航天电子设计者青睐，被越来越多的应用于航天领域。然而在空间粒子的辐射效应下，SRAM-based FPGA容易受到单粒子效应，尤其是单粒子翻转效应(SEU：single-event upset)的影响。如何提高SRAM-based FPGA的抗单粒子翻转性能，保障其空间应用的可靠性已经成为了一个必须重点考虑和解决的问题。目前国外从应用层、电路结构层及工艺结构层进行了抗SEU容错设计的研究，己经有了比较成型的理论与试验经验。但是由于国外相关技术上的封锁，以及试验条件和资源上的限制，国内在这方面的研究还处于探索阶段。因此本文以SRAM-based FPGA的航天应用为背景，以提高SRAM-based FPGA的抗单粒子翻转能力为研究目标，进行基于应用层的抗SEU容错技术研究。以Xilinx公司Virtex-II系列器件为研究载体，分析了单粒子翻转的故障模式，针对不同资源类型的故障模式提出了相应的抗SEU容错方案。从理论建模角度进行容错方案的可靠性分析，包括带刷新的分层TMR（triple modular redundancy）容错设计及内嵌BRAM存储器的EDAC（error detecting and correcting）容错设计。完成容错方案关键技术的软硬件设计及仿真实验，并且设计了相应的故障注入试验和中子辐照试验进行容错设计的试验验证。配置资源逐位翻转故障注入试验的测试结果显示：经过分层TMR设计的电路，配置资源敏感位位数降低87%，可靠度得到明显提高；刷新技术的采用降低了由于多个非敏感位翻转累积变为敏感位的概率。BRAM存储器的逐位翻转试验结果表明：在设定EDAC编码/解码模块可靠度为1的情况下，EDAC容错技术可以实现BRAM存储数据的100%的SEU容错；即使在考虑编/解码模块可靠度影响情况下，将编码/解码模块经过分层TMR与刷新结合的容错设计，BRAM数据的SEU容错率也能达到87%。最后通过对静态中子辐照试验得到试验数据，根据数据的后期分析及对比试验得到：经过容错设计的电路可靠性得到提高，证明了容错设计的有效性。

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